следующая тема »

[21 Июль 2025, 19:03:25]

Новости, реклама:

[21 Июль 2025, 19:03:25]

Новости, реклама:

[Dransaver]

Добрый день всем! Нужна помощь, не знаю как сделать... Выполняю лабу в Modelsim - лабу препод принял, но дал доп задание для защиты. В общем вот код программы:
Текст VHDL-модели тестирующей программы
library ieee;
use ieee.std_logic_1164.all;

--------------------------------------------------------------
entity black2_tb is

end black2_tb;

-----------------------------------------------------------

architecture tb of black2_tb is

  -- componenti taska, opisivaem obrajenije
 
  component black1
    port (
      x : in std_logic_vector(3 downto 0);
      a : out std_logic_vector(2 downto 0));
   
  end component;

  component black2
  port (
     x : in std_logic_vector(3 downto 0);
    a : out std_logic_vector(2 downto 0));
   
 end component;

  -- component ports -__-777

  signal x : std_logic_vector(3 downto 0):= "0000";
   signal a1 : std_logic_vector(2 downto 0);
  signal a2 : std_logic_vector(2 downto 0);

  signal vseklassno : std_logic;
 
begin  -- tb

 DUT1: black1
   port map (
     x  => x,
     a => a1);


  DUT2: black2
   port map (
     x  => x,
     a => a2 );

 x(0) <= not x(0) after 10 ns;
 x(1) <= not x(1) after 20 ns;
 x(2) <= not x(2) after 40 ns;
 x(3) <= not x(3) after 80 ns;

 vseklassno <=
   '1' when a1 = a2 else
   '0' ;
end tb;
Задание такое: Реализуйте подачу входных сигналов другим известным Вам методом, например, используя типы и функции пакета numeric_std.
помня о уже раскрытых умолчаниях: порты в интерфейсах должны быть std_logic_vector, решение через generate уже тоже не подходит. В общем изменить вот эти 4 строчки нужно: 
x(0) <= not x(0) after 10 ns;
 x(1) <= not x(1) after 20 ns;
 x(2) <= not x(2) after 40 ns;
 x(3) <= not x(3) after 80 ns;
Прошу помогите пожалуйста, очень нужно!